周期抖動（又名周期抖動）任意一個時鐘周期之間的差異以及理想或平均時鐘周期——通常通過測量顯示示波器的信號周期（圖B） ，和循環到循環抖動--任意兩個相鄰時鐘周期的持續時間。它對于某些類型的時鐘來說可能很重要微處理器中使用的生成電路和RAM接口，并用示波器（圖C）
抖動性能/規格限制由ITU-T等標準化機構確定，Telcordia和IEEE。規范和測試本地以太網（IEEE）抖動的方法不同與用于SDH/SONET/SyncE（ITU-T、Telcordia）的那些不同。

作為下一代串行標準的數據速率增加，模擬異常對信號完整性和質量。信號通路中的導體，包括電路板
跡線、過孔、連接器和布線具有回波損耗的輸電線路效應降低信號電平、引起偏斜的反射，并增加噪聲，從而增加抖動。每件事但是從基本系統時鐘信號開始（SYSCLK或主時鐘）。與重要時鐘信號的性能特征、成本產生信號的方式可能會有很大的變化10倍--取決于體系結構和設計使用的方法。
幫助實現系統設計沒有過多的性能保護帶（以及因此成本過高），本文的重點是提供不同體系結構的更新用于創建符合每個特定高速串行數據實施方案。具體的抖動類型，定義和符合性測試方法已經有很好的記錄，不會重復.

用于創建系統時鐘是石英晶體振蕩器（“XO”），一種經過驗證的技術使用多年。晶體振蕩器本身具有固有抖動特性及其輸出抖動根據設計/電路及其單元而變化價格智能系統設計師意識到系統/產品/設計的成本本身就是需要滿足的“規范”。這篇文章一起描述了創建信號的每種方法帶有推薦表以幫助潛在用戶
避免產生比必需的.

對更高泛音的操作需要更多復雜的電路和幾個振蕩器公司正在努力增加石英晶體基本和第三Overtone共振支持10Gb光纖的技術信道頻率為70.8333Mhz x 3=212.500Mhz。這些努力專注于提供最低抖動的主時鐘性能--隨著數據總線速度的不斷提高而需要增加。盡管如此，這項技術仍處于高級階段，并非所有人都能獲得晶體振蕩器供應商。
另一項已成功利用的技術是積分整數乘法器。在這些設備，通過鎖定集成電壓控制的輸入信號以直接整數乘法（2x，3x、4x…等），然后二進制劃分回所需的操作頻率一種可以所采用的是諧波乘法。這與晶體泛音利用技術差值是晶體的輸出信號振蕩器（而不是晶體）乘以一個整數值。除了損失和其他妥協在電路集成中制造，抖動性能為惡化因子為20LogN（其中N為整數乘法因子）在直接（即泛音模式的晶體基波）頻率生成上的變化。卡迪納爾超低成本的時鐘振蕩器.
因此，當基波、泛音和/或諧波頻率產生是可能的，這些技術相比之下，成本和復雜性往往令人望而卻步
對于積分整數乘法，盡管具有較小的裕度，但抖動要求。避免任何不必要的成本溢價，多么設計師在設計期間需要集中精力輸出信號所經過的特定帶寬計算抖動。
所使用的第三種技術被稱為積分“分數N”乘法器。這就是可以將輸入信號的頻率轉換為實際上任何其他頻率——與整數相關或無關。例如，25Mhz的晶體頻率可以是轉換為644.53125Mhz乘以25.78125。原因超過本文的預期目的和深度在最高量的信號抖動中。還是一樣對于某些系統來說是足夠的，并且到目前為止在以上頻率下使用最具成本效益215兆赫.

在上一節中，生成CLK的方法并討論了它對抖動性能的影響。無論是否實施建筑是Fundamental或Overtone Crystal，N-乘法器或分數-N乘法器，時鐘晶體振蕩器還包含根據現有的邏輯技術。輸出的特定類型邏輯兼容性可以是低壓CMOS（LVCMOS），低壓，正電源發射極耦合邏輯（LVPECL），低壓差分信號（LVDS）和/或高速電流轉向邏輯（HCSL）。輸出邏輯類型為主要與輸出頻率有關和/或處理邏輯接口的通用性給定應用程序類型內的設備。例如PCIe SYSCLK的主要邏輯類型是HCSL.
晶體振蕩器輸出邏輯兼容性通常處理設備邏輯的開發滯后6到12個月，有時甚至更長。邏輯翻譯器在過渡期間使用。一個例子是最小化轉換差分信號（TMDS）。TMDS用于系統中的某些應用設計（例如：HDMI），但目前無法作為晶體振蕩器輸出邏輯的選擇。這個輸出邏輯類型的重要性在于貢獻通過連接晶體振蕩器（以及任何附加輸出翻譯設備）到處理設備。通常，轉換時間最快的邏輯類型（例如上升/下降時間）通過“眼睛模式”將導致最低的接口抖動。
在Cardinal Components，我們提供的解決方案包含提到的每一項技術：高頻水晶基頻、泛音、整數-N和分數N。執行每個產品以提供客戶擁有成本最高的解決方案性能有效。